Search

'design_compiler'에 해당되는 글 2건

  1. 2010/04/01 Design Compiler 에서 verilog 를 read 할 때 define 설정하기 (1)
  2. 2010/03/23 Design Compiler Library (1)

Design Compiler 에서 verilog 를 read 할 때 define 설정하기

설계 2010/04/01 20:57 Posted by 영고니짱

verilog 코드에 아래와 같은 구문이 있다.
wire abc;
`ifdef ABC
  assign abc = 1'b1;
  `else
  assign abc = 1'b0;
`endif

synopsys design compiler에서 합성할 때만 ABC define을 하고 싶은 경우에 (사실 목적은 다른것이지만...)
아래와 같이 사요할 수 있다. { 와 }를 써서 다수의 define을 선언 할 수 있다.

analyze -f verilog -define ABC ddd.v

analyze -f verilog -d { RIPPLE, SIMPLE } mydesign.v

저작자 표시 비영리

'설계' 카테고리의 다른 글

간만에 재밌는 책을 봤다.  (2) 2010/08/10
Design Compiler 에서 verilog 를 read 할 때 define 설정하기  (1) 2010/04/01
Design Compiler Library  (1) 2010/03/23
verilog 2001의 유용한 문법  (0) 2010/01/22
Verilog 시뮬레이션 시 동적으로 Stimulus 파일 읽어오기  (1) 2009/10/23
Identify Sample Buffer Depth 지정법  (0) 2009/10/05
TAG asic, design_compiler
Tracback 0 Comment 1

Design Compiler Library

설계 2010/03/23 17:04 Posted by 영고니짱
design compiler 에서 사용하는 합성 Library

  - target_library : RTL 을 gate_level_netlist로 mapping 하는데 사용할 Library(DB) 들

  - synthetic_library : Math 관련 로직을 Mapping 하는데 사용할 Library(DB)들
      synopsys에서 제공하는 DW_xx.sldb와 공정사에서 제공하는 sldb가 존재함.

  - link_library : RTL이 mapping 되는 cell들의 정보들을 저장하고 있는 Libarary(DB)
     target_library와 같다.
     wire_load_model 및 기본적인 timing, power 등의 cell 정보들이 포함되어 있다.


하 65nm Library 의 constraint에 대한 자료를 어디서 잠깐 봤는데 찾을려니까 없네 ㅠㅠ;
저작자 표시 비영리

'설계' 카테고리의 다른 글

간만에 재밌는 책을 봤다.  (2) 2010/08/10
Design Compiler 에서 verilog 를 read 할 때 define 설정하기  (1) 2010/04/01
Design Compiler Library  (1) 2010/03/23
verilog 2001의 유용한 문법  (0) 2010/01/22
Verilog 시뮬레이션 시 동적으로 Stimulus 파일 읽어오기  (1) 2009/10/23
Identify Sample Buffer Depth 지정법  (0) 2009/10/05
TAG design_compiler, synopsys
Tracback 0 Comment 1