verilog 코드에 아래와 같은 구문이 있다.
wire abc;
`ifdef ABC
`ifdef ABC
assign abc = 1'b1;
`else
assign abc = 1'b0;
`endif
synopsys design compiler에서 합성할 때만 ABC define을 하고 싶은 경우에 (사실 목적은 다른것이지만...)
아래와 같이 사요할 수 있다. { 와 }를 써서 다수의 define을 선언 할 수 있다.
analyze -f verilog -define ABC ddd.v
analyze -f verilog -d { RIPPLE, SIMPLE } mydesign.v
analyze -f verilog -d { RIPPLE, SIMPLE } mydesign.v
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