design compiler 에서 사용하는 합성 Library
- target_library : RTL 을 gate_level_netlist로 mapping 하는데 사용할 Library(DB) 들
- synthetic_library : Math 관련 로직을 Mapping 하는데 사용할 Library(DB)들
synopsys에서 제공하는 DW_xx.sldb와 공정사에서 제공하는 sldb가 존재함.
- link_library : RTL이 mapping 되는 cell들의 정보들을 저장하고 있는 Libarary(DB)
target_library와 같다.
wire_load_model 및 기본적인 timing, power 등의 cell 정보들이 포함되어 있다.
하 65nm Library 의 constraint에 대한 자료를 어디서 잠깐 봤는데 찾을려니까 없네 ㅠㅠ;
- target_library : RTL 을 gate_level_netlist로 mapping 하는데 사용할 Library(DB) 들
- synthetic_library : Math 관련 로직을 Mapping 하는데 사용할 Library(DB)들
synopsys에서 제공하는 DW_xx.sldb와 공정사에서 제공하는 sldb가 존재함.
- link_library : RTL이 mapping 되는 cell들의 정보들을 저장하고 있는 Libarary(DB)
target_library와 같다.
wire_load_model 및 기본적인 timing, power 등의 cell 정보들이 포함되어 있다.
하 65nm Library 의 constraint에 대한 자료를 어디서 잠깐 봤는데 찾을려니까 없네 ㅠㅠ;
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